パッケージング技術は、半導体業界で最も重要なプロセスの 1 つです。パッケージの形状に応じて、ソケットパッケージ、表面実装パッケージ、BGAパッケージ、チップサイズパッケージ（CSP）、シングルチップモジュールパッケージ（SCM、プリント基板（PCB）上の配線間のギャップ）に分けることができます。および集積回路 (IC) ボードのパッド一致)、マルチチップ モジュール パッケージ (MCM、異種チップを統合できる)、ウェーハ レベル パッケージ (WLP、ファンアウト ウェーハ レベル パッケージ (FOWLP) を含む)、マイクロ表面実装コンポーネント（microSMD）など）、三次元パッケージ（マイクロバンプインターコネクトパッケージ、TSVインターコネクトパッケージなど）、システムパッケージ（SIP）、チップシステム（SOC）。
3D実装の形態は主に埋め込み型（多層配線にデバイスを埋め込む、または基板に埋め込む）、アクティブ基板型（シリコンウエハ一体化：部品とウエハ基板を一体化してアクティブ基板を形成する）の3つに大別されます。 ; 次に、多層相互接続ラインを配置し、最上層に他のチップまたはコンポーネントを組み立てます）およびスタック型（シリコンウェーハとシリコンウェーハを積層したもの、チップとシリコンウェーハを積層したもの、およびチップとチップを積層したもの）。
3D 相互接続方法には、ワイヤボンディング (WB)、フリップチップ (FC)、シリコン貫通ビア (TSV)、フィルム導体などが含まれます。
TSVはチップ間の垂直相互接続を実現します。垂直配線は最短距離で強度が高いため、小型化、高密度化、高性能化、多機能な異種構造実装が容易となる。同時に、異なる材料のチップを相互接続することもできます。
現在、TSV プロセスを使用したマイクロエレクトロニクス製造技術には、3 次元回路パッケージング (3D IC 統合) と 3 次元シリコン パッケージング (3D Si 統合) の 2 種類があります。
2 つの形式の違いは次のとおりです。
(1) 3D 回路実装ではチップの電極をバンプ化し、バンプ間を相互接続（接着、融着、溶接等による接合）する必要がありますが、3D シリコン実装ではチップ間の直接接続（酸化物と銅の接合）となります。 -Cu結合)。
(2) 3D 回路集積技術はウェハ間の接合 (3D 回路パッケージング、3D シリコンパッケージング) によって実現できますが、チップ間接合およびチップ対ウェハ接合は 3D 回路パッケージングによってのみ実現できます。
(3) 3D 回路パッケージングプロセスによって統合されたチップ間にはギャップがあり、システムの機械的および電気的特性の安定性を確保するためにシステムの熱伝導率と熱膨張係数を調整するために誘電体材料を充填する必要があります。 3Dシリコンパッケージングプロセスにより統合されたチップ間に隙間がなく、チップの消費電力、体積、重量が小さく、電気的性能が優れています。
TSV プロセスでは、基板を通る垂直信号パスを構築し、基板の上部と下部にある RDL を接続して 3 次元の導体パスを形成できます。したがって、TSV プロセスは 3 次元受動デバイス構造を構築するための重要な基礎の 1 つです。
TSV プロセスは、フロント エンド オブ ライン (FEOL) とバック エンド オブ ライン (BEOL) の順序に従って、ビア ファースト (ViaFirst)、ビア ミドル (Via Middle)、およびビア ミドル (Via Middle) の 3 つの主流の製造プロセスに分けられます。図に示すように、最後経由 (Via Last) プロセス。
1. エッチングプロセス経由
TSV構造の製造においては、ビアエッチングプロセスが鍵となります。適切なエッチングプロセスを選択すると、TSV の機械的強度と電気的特性を効果的に向上させることができ、さらに TSV 三次元デバイスの全体的な信頼性にもつながります。
現在、TSV によるエッチング プロセスには、主に 4 つの主要な主流があります。それは、深層反応性イオン エッチング (DRIE)、ウェット エッチング、光補助電気化学エッチング (PAECE)、およびレーザー ドリリングです。
(1) ディープ反応性イオンエッチング (DRIE)
DRIE プロセスとしても知られるディープ反応性イオン エッチングは、最も一般的に使用される TSV エッチング プロセスであり、主に高アスペクト比の TSV ビア構造を実現するために使用されます。従来のプラズマ エッチング プロセスでは、一般に数ミクロンのエッチング深さしか達成できず、エッチング速度が低く、エッチング マスクの選択性が欠如しています。ボッシュはこれに基づいて、対応するプロセスの改善を行いました。反応性ガスとして SF6 を使用し、側壁のパッシベーション保護としてエッチング プロセス中に C4F8 ガスを放出することにより、改良された DRIE プロセスは高アスペクト比のビアのエッチングに適しています。したがって、発明者の名前をとってボッシュプロセスとも呼ばれます。
下の図は、DRIE プロセスのエッチングによって形成された高アスペクト比のビアの写真です。
DRIEプロセスは制御性が良いためTSVプロセスで広く使用されていますが、側壁の平坦性が悪くスカラップ状のシワ欠陥が発生するという欠点があります。この欠陥は、高アスペクト比のビアをエッチングする場合にさらに顕著になります。
(2) ウェットエッチング
ウェット エッチングでは、マスクと化学エッチングを組み合わせてスルーホールをエッチングします。最も一般的に使用されるエッチング液は KOH であり、マスクで保護されていないシリコン基板上の位置をエッチングして、目的のスルーホール構造を形成できます。ウェット エッチングは、最も初期に開発されたスルーホール エッチング プロセスです。工程や必要な設備が比較的シンプルなため、TSVを低コストで大量生産するのに適しています。しかし、化学エッチングのメカニズムにより、この方法で形成されたスルーホールはシリコンウェーハの結晶方位の影響を受けることが判明し、エッチングされたスルーホールは非垂直になりますが、上が広く、下が狭いという明らかな現象が見られます。この欠陥により、TSV 製造におけるウェット エッチングの適用が制限されます。
(3) 光補助電気化学エッチング (PAECE)
光支援電気化学エッチング (PAECE) の基本原理は、紫外光を使用して電子正孔対の生成を促進し、それによって電気化学エッチング プロセスを加速することです。 PAECE プロセスは、広く使用されている DRIE プロセスと比較して、100:1 を超える超大アスペクト比のスルーホール構造のエッチングに適していますが、エッチング深さの制御性が DRIE に比べて弱いという欠点があり、その技術はさらなる研究とプロセスの改善が必要です。
(4) レーザー穴あけ加工
上記3つの方法とは異なります。レーザー穴あけ方法は純粋に物理的な方法です。主に高エネルギーのレーザー照射を使用して、指定された領域の基板材料を溶融および蒸発させ、TSVのスルーホール構造を物理的に実現します。
レーザードリル加工で形成されたスルーホールはアスペクト比が高く、側壁は基本的に垂直です。しかし、レーザー穴あけ加工では実際には局所的な加熱を利用してスルーホールを形成するため、TSVの穴壁は熱損傷による悪影響を受け、信頼性が低下します。
2. ライナー層の成膜プロセス
TSV を製造するためのもう 1 つの重要な技術は、ライナー層の堆積プロセスです。
ライナー層の堆積プロセスは、スルーホールのエッチング後に実行されます。堆積されたライナー層は一般に、ＳｉＯ ２ などの酸化物である。ライナー層はTSVの内部導体と基板の間に位置し、主に直流電流の漏れを絶縁する役割を果たします。酸化物の堆積に加えて、次のプロセスで導体を充填するためにバリア層とシード層も必要です。
製造されたライナー層は、次の 2 つの基本要件を満たしている必要があります。
(1) 絶縁層の破壊電圧は、TSV の実際の動作要件を満たしている必要があります。
(2) 堆積された層は非常に均一であり、相互に良好な接着性を持っています。
次の図は、プラズマ化学気相成長 (PECVD) によって堆積されたライナー層の写真を示しています。
堆積プロセスは、さまざまな TSV 製造プロセスに応じて調整する必要があります。フロントスルーホールプロセスでは、酸化層の品質を向上させるために高温蒸着プロセスを使用できます。
一般的な高温堆積では、オルトケイ酸テトラエチル (TEOS) と熱酸化プロセスを組み合わせて、一貫性の高い高品質の SiO2 絶縁層を形成します。ミドルスルーホールおよびバックスルーホールプロセスでは、成膜中にBEOLプロセスが完了しているため、BEOL材料との適合性を確保するために低温プロセスが必要です。
この条件下では、絶縁層として SiO2 または SiNx を堆積するための PECVD の使用を含め、堆積温度は 450° に制限する必要があります。
もう 1 つの一般的な方法は、原子層堆積 (ALD) を使用して Al2O3 を堆積し、より緻密な絶縁層を得る方法です。
3. 金属充填工程
TSV充填工程はライナー成膜工程の直後に行われ、これもTSVの品質を決定する重要な技術です。
充填可能な材料には、使用するプロセスに応じてドープされたポリシリコン、タングステン、カーボンナノチューブなどが含まれますが、プロセスが成熟し、電気伝導率と熱伝導率が比較的高いため、依然として電気めっき銅が最も主流です。
スルーホール内の電気めっき速度の分布の違いに応じて、図に示すように、主にサブコンフォーマル、コンフォーマル、スーパーコンフォーマル、およびボトムアップ電気めっき方法に分けることができます。
サブコンフォーマル電気めっきは、主に TSV 研究の初期段階で使用されました。図(a)に示すように、電解により供給されるCuイオンが上部に集中し、底部ではCuイオンが十分に補充されないため、スルーホール上部の電気めっき速度が上部よりも高くなります。そのため、貫通孔が完全に埋まる前にあらかじめ貫通孔の上部が塞がれ、内部に大きな空洞が形成されてしまいます。
コンフォーマル電気めっき法の模式図と写真を図(b)に示します。 Cuイオンを均一に補充することで、スルーホール内の各位置の電気めっき速度が基本的に同じになるため、内部に継ぎ目のみが残り、サブコンフォーマル電気めっき法に比べてボイドボリュームが大幅に小さくなります。広く使われています。
ボイドのない充填効果をさらに達成するために、コンフォーマル電気めっき法を最適化する超コンフォーマル電気めっき法が提案されました。図(c)に示すように、Cuイオンの供給を制御することにより、底部の充填率が他の位置よりもわずかに高くなり、底部から上部への充填率のステップ勾配が最適化され、継ぎ目残りが完全に解消されます。コンフォーマル電気めっき法により、完全にボイドのない金属銅の充填を実現します。
ボトムアップ電気めっき法は、スーパーコンフォーマル法の特殊なケースと考えることができます。この場合、底部以外の電気めっき速度はゼロに抑えられ、下から上に向かって徐々に電気めっきのみが行われる。コンフォーマル電気めっき法のボイドフリーの利点に加えて、この方法は全体の電気めっき時間を効果的に短縮できるため、近年広く研究されています。
4. RDLプロセス技術
RDLプロセスは三次元実装プロセスに欠かせない基盤技術です。このプロセスを通じて、ポートの再分配またはパッケージ間の相互接続の目的を達成するために、基板の両面に金属相互接続を製造できます。したがって、RDL プロセスは、ファンインファンアウトまたは 2.5D/3D パッケージング システムで広く使用されています。
三次元デバイスの構築プロセスでは、通常、RDL プロセスを使用して TSV を相互接続し、さまざまな三次元デバイス構造を実現します。
現在、2 つの主要な主流 RDL プロセスがあります。 1 つ目は、感光性ポリマーをベースにし、銅の電気めっきとエッチングのプロセスを組み合わせたものです。もう 1 つは、PECVD および化学機械研磨 (CMP) プロセスと組み合わせた Cu ダマスカス プロセスを使用して実装されます。
以下では、これら 2 つの RDL の主流のプロセス パスをそれぞれ紹介します。
感光性ポリマーに基づく RDL プロセスを上の図に示します。
まず、ウェーハ表面にPIまたはBCB接着剤を回転塗布し、加熱硬化後、フォトリソグラフィープロセスにより所望の位置に穴を開け、エッチングを行います。次に、フォトレジストを除去した後、物理蒸着プロセス（PVD）によって、TiとCuをそれぞれバリア層とシード層としてウェハ上にスパッタリングします。次に、フォトリソグラフィーと銅電気めっきプロセスを組み合わせて、露出した Ti/Cu 層上に RDL の最初の層を製造し、その後フォトレジストを除去し、余分な Ti と Cu をエッチングして除去します。上記の手順を繰り返して、多層 RDL 構造を形成します。この方法は現在、業界でより広く使用されています。
RDL を製造するもう 1 つの方法は、主に PECVD プロセスと CMP プロセスを組み合わせた Cu ダマスカス プロセスに基づいています。
この方法と感光性ポリマーに基づく RDL プロセスの違いは、各層を製造する最初のステップで、PECVD を使用して絶縁層として SiO2 または Si3N4 を堆積し、その後フォトリソグラフィーによって絶縁層に窓を形成し、反応性イオンエッチング、Ti/Cuバリア/シード層と導体銅がそれぞれスパッタリングされ、その後導体層がCMPプロセスによって必要な厚さ、つまりRDLの層まで薄くされます。またはスルーホール層が形成される。
次の図は、Cu ダマスカス プロセスに基づいて構築された多層 RDL の概略図と断面写真です。 TSV は最初にスルーホール層 V01 に接続され、次に下から上に RDL1、スルーホール層 V12、RDL2 の順に積層されていることがわかります。
ＲＤＬまたはスルーホール層の各層は、上記の方法に従って順次製造される。RDLプロセスはCMPプロセスを使用する必要があるため、感光性ポリマーをベースとしたRDLプロセスよりも製造コストが高いため、その適用は比較的低いです。
5. IPDプロセス技術
3 次元デバイスの製造では、MMIC での直接オンチップ統合に加えて、IPD プロセスが別のより柔軟な技術的パスを提供します。
IPDプロセスとしても知られる統合受動デバイスは、オンチップインダクタ、コンデンサ、抵抗、バランコンバータなどを含む受動デバイスの任意の組み合わせを別の基板上に統合して、転送ボードの形で受動デバイスライブラリを形成します。設計要件に応じて柔軟に呼び出すことができます。
IPDプロセスは、受動素子を製造し、直接トランスファーボード上に集積するため、ICのオンチップ集積化に比べてプロセスフローが簡単で安価であり、受動素子ライブラリとして予め量産することが可能です。
TSV の 3 次元受動デバイス製造の場合、IPD は TSV や RDL を含む 3 次元パッケージング プロセスのコスト負担を効果的に相殺できます。
コスト上の利点に加えて、IPD のもう 1 つの利点は、その高い柔軟性です。 IPD の柔軟性の 1 つは、次の図に示すように、さまざまな統合方法に反映されています。図 (a) に示すフリップチップ プロセスまたは図 (b) に示すボンディング プロセスを通じて IPD をパッケージ基板に直接統合する 2 つの基本的な方法に加えて、IPD の別の層を 1 つの層に統合することもできます。図 (c) ～ (e) に示すように IPD を使用して、より幅広い受動デバイスの組み合わせを実現します。
同時に、図(f)に示すように、IPDをアダプタボードとしてさらに使用して、集積チップを直接埋め込み、高密度実装システムを直接構築することもできます。
IPD を使用して 3 次元受動デバイスを構築する場合、TSV プロセスと RDL プロセスも使用できます。処理の流れは基本的に上述のオンチップ統合処理方法と同じであるため、繰り返しは行わない。違いは、集積の対象がチップからアダプタボードに変わるため、アクティブエリアや配線層に対する三次元パッケージングプロセスの影響を考慮する必要がないことです。これはさらに、IPD のもう 1 つの重要な柔軟性につながります。受動デバイスの設計要件に応じて、さまざまな基板材料を柔軟に選択できます。
IPDに使用できる基板材料は、SiやGaNなどの一般的な半導体基板材料だけでなく、Al2O3セラミックス、低温/高温同時焼成セラミックス、ガラス基板なども利用できます。これにより、パッシブ回路の設計自由度が効果的に広がります。 IPD によって統合されたデバイス。
たとえば、IPD によって集積された 3 次元パッシブ インダクタ構造では、ガラス基板を使用してインダクタの性能を効果的に向上させることができます。 TSV の概念とは対照的に、ガラス基板上に開けられる貫通穴はガラス貫通ビア (TGV) とも呼ばれます。 IPDプロセスとTGVプロセスに基づいて製造された三次元インダクタの写真を下図に示します。ガラス基板の抵抗率はSiなどの従来の半導体材料の抵抗率よりもはるかに高いため、TGV三次元インダクタはより優れた絶縁特性を備えており、高周波での基板寄生効果によって引き起こされる挿入損失は、ガラス基板の抵抗率よりもはるかに小さくなります。従来のTSV三次元インダクタ。
一方、金属-絶縁体-金属（MIM）キャパシタも、薄膜堆積プロセスを通じてガラス基板IPD上に製造し、TGV三次元インダクタと相互接続して三次元パッシブフィルタ構造を形成することもできます。したがって、IPD プロセスには、新しい 3 次元受動デバイスの開発に幅広い応用の可能性があります。
投稿日時: 2024 年 11 月 12 日